• 投稿

Verilog入门学习1.Verilog代码结构

1915
0
2025-08-04 16:47:49
38
19
99
12
通过网盘分享的文件:A-Verilog入门学习 链接: https://pan.baidu.com/s/1wguRGDbp394_SJcy7xlYTg?pwd=xwbe 提取码: xwbe
1.5万播放
简介
Verilog入门学习1.Verilog代码结构
05:50
Verilog入门学习2.module模块编写
07:08
Verilog入门学习3.模块的参数(全局与局部)
04:58
Verilog入门学习4.变量reg与wire的用法和区别
24:27
Verilog入门学习4思考.input和output到底用reg还是wire变量
04:03
Verilog入门学习5.时序逻辑与组合逻辑
10:58
Verilog入门学习6.if分支语句
03:51
Verilog入门学习7.case选择语句
03:45
Verilog入门学习8.常用的运算符与优先级
18:31
Verilog入门学习9.顶层与module例化调用
14:08
客服
顶部
赛事库 课堂 2021拜年纪