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基于FPGA的Verilog语法基础课程(至芯科技夏宇闻教授)

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2020-08-06 16:59:36
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北京至芯开源科技有限公司是一家专注于中国高新技术培训和传播的高科技服务机构,致力于FPGA,DSP,低功耗等电子类前沿技术的设计研究,应用和推广。公司拥有一支以夏宇闻教授为核心的在FPGA相关领域有着丰富开发经验和管理经验的专家团队,拥有诸多在xilinx,Altera,清华,北大,中科院等知名机构任职的专家顾问团队,服务于包括世界500强在内的知名公司及国内各大军工集团所属研究所、高等院校。 更多FPGA学习资料请关注我们,或者关注公众号至芯科技,不要忘了一键三连哦~
视频选集
(1/38)
001硬件描述语言概述
05:15
002top-down设计思想
09:57
003verilog还是vhdl
13:08
004verilog HDL用处
05:52
005如何避免冒险竞争
03:26
006verilog中行为级和RTL级
09:33
007verilog模块的编写和验证
19:55
008modelsim和quartus的使用
35:26
009verilog模块的基本构成要素
22:09
010verilog模块中的信号
11:20
011verilog中reg和wire的不同点
08:04
012Verilog中阻塞与非阻塞
06:13
013verilog中两种不同的赋值语句
05:57
014FPGA中数字系统的构成
25:38
015时序逻辑设计要点
13:35
016verilog模块的种类和用途
14:43
017为什么verilog能支持大型设计
13:03
018RAM的verilog模块
09:37
020顶层测试verilog模块
08:54
021数字逻辑的构成
13:15
022组合逻辑-八位数据通路控制器
14:12
023 八位三态数据通路控制器
09:50
024静态随机存储器(SRAM)
02:58
025开关逻辑
06:16
026全局时钟王和平衡树结构
04:58
027避免冒险竞争和流水线
06:20
028为什么要设计有限状态机(1)
19:02
029为什么要设计有限状态机(2)
24:05
030verilog设计举例(1)
20:46
031verilog设计举例(2)
11:59
032verilog设计举例(3)
18:38
033verilog设计举例(4)
38:20
034fpga设计中不同抽象级hdl的模型
07:44
035时序逻辑设计要点
13:31
036fpga设计中顶层测试verilog模块
02:28
037fpga设计中不同抽象级hdl的模型
07:46
038开展Altera培训的心得和体会——北京航空航天大学夏宇闻
23:37
039至芯1609期FPGA工程师就业培训课程夏宇闻教授致辞
23:04
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